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三星公布新2.5D封装技术,但专家认为仍存缺陷

作者:admin| 发布时间:2021-05-12 16:39| 点击数:

富达娱乐报道,韩国半导体巨头三星周四宣布,它的新一代2.5D封装技术I-Cube4即将上市,它将1个逻辑芯片和4个高带宽内存集成在一起,从而提高了逻辑器件和存储器之间的通信效率。

此外,该技术还能在保持性能的前提下,使中间层(Interposer)比纸张更薄,只有100μm厚,从而节省芯片空间。

加拿大电子工程技术专家AdrianGibbons(AdrianGubbons)对I-Cube4做了更详尽的解读。

高性能计算的要求不断提高,封装设计的难度也不断增加。

高性能计算(HPC)领域的需求在过去几年中稳步增长,5G边缘的ML(机器学习)应用也在不断增加。

近几年来,2.5D和3D芯片逐渐取代了传统IC封装设计,用于3DNAND等器件。

Adrian认为,与传统的封装技术相比,2.5D封装具有三个主要优势,即较低的芯片容量(footprintefficiency)、良好的热管理和较快的运行速度。

当前,在超算、数据中心等领域,CPU、GPU的内核越来越多,热管理的难度也越来越大。

Samsung的新I-Cube4封装技术由4个HBM和1个逻辑芯片组成,通过异构集成,提高了逻辑和存储器之间的接入速度和功率效率,可用于高性能计算、AI、5G、云计算等多种应用。

两个星体控制中间层的厚度,减少连接。

中间层是传送电信号的管路,它还可以通过多个芯片模块或电路板,以及插口或接头之间的电信号接口。

一般而言,随着芯片复杂性的增加,硅基中间层也会变得更厚,而I-Cube4的厚度只有100μm,从而提高了产品的性能。

Adrian认为,I-Cube4的2.5D封装技术减少了空间占用和功耗,还减少了互联性,加强了产品的热管理。

HBM信道的电信号完整性也是一个重要的参量。在电信号眼图(Eyemasks)上应用基准眼图掩模,可以确定实际电路的传输质量,从而为评价信号完整性提供了一种最佳方法。

因此,为了评估最优性能,三星的研究人员采用了这种方法来比较两个不同的图层拓扑(layertopologies),同时也比较了两个不同结构下的走线(trace)宽度和各走线之间的距离。

三星的研究者们通过研究发现,两种结构在3μm的位置上有相似的表现,并且遵循被称为3W的布线原则,相距最小为3μm。因为在PCB设计中,走线之间会产生干扰,所以要保证行间距足够大。当线圈的中心距离不小于3倍线宽时,能保持70%的电场不相互干扰,这就是3W原理。

最终,三星还针对I-Cube4开发了无模具的结构(mold-freestructure),通过预先筛选的测试,在生产过程中发现有缺陷的产品,从而有效地提高产量。此外,这还可以减少封装步骤、节省成本和缩短周转时间。

寄生参数或影响其产品性能的因素。

但是Adrian提到,I-Cube4需要HBM尽可能接近逻辑芯片才能获得高的计算性能,这也导致了寄生参数(parasiticparameter)的出现。

尽管PCB板的设计普遍存在寄生参数的问题,主要是由于电路板和器件本身引入的电阻、电容、电感等相互干扰所致,但是这种问题也会出现在晶圆级。这种寄生参数会影响产品的性能,使其达不到设计值。

另外,过薄的中介层易产生弯曲、卷曲等现象。根据三星官网,研究人员通过选择合适的中介层材料和厚度来解决这个问题。

MoonsooKang,三星代工部门市场战略高级副总裁,认为开发I-Cube4对于三星的客户至关重要。随着高性能计算的迅猛发展,为集成异构技术的集成封装提供一个关键的解决方案,而I-Cube4提高了芯片的整体性能和电源效率,”他说。

结论:I-Cube4或增强其晶片代工能力。

作为芯片制造的最后一道工序,封装技术既能防止杂质对芯片电路的腐蚀,又是芯片与外部电路之间的桥梁,直接影响芯片的散热等性能。

由于其存储带宽较低,在存储器和逻辑芯片之间存在着一道“存储器墙”,因此高性能处理器的结构越来越复杂,生产效率也越来越低。

针对上述问题,台积电、英特尔、三星等芯片巨头加快了封装技术的部署,而三星此次推出的I-Cube4则意味着其封装技术的又一次进步,可以提高芯片良品率,降低封装成本,或者从整体上提升晶圆代工的竞争力。